AMD在探索多芯粒与单芯片两种架构并行发展，以适应不同性能和成本区间的市场需求。
软通动力入股芯片研发商芯粒微
清华大学集成电路学院在晶圆级芯片领域的三项研究成果在2025年国际计算机体系结构研讨会发表。
这个开关能够在纳秒级别的决策延迟内优化内存访问。
4 月 1 日消息，光学 I/O 芯片企业 Ayar Labs 当地时间 3 月 31 日宣布推出业界首款符合 UCIe 规范的光互连Chiplet（注：即芯粒 / 小芯片）TeraPHY…
Eagle-N 芯片基于三星 5nm 工艺，采用 Tenstorrent 的 Tensix NPU 内核设计，可提供 250 TOPS 的AI 算力，支持 PCIe 5.0 和 UCIe 接口，可为汽车 …
12 月 16 日消息，韩国汽车芯片设计企业 BOS Semiconductors 当地时间 12 日发布了其同Tenstorrent 合作开发的 Eagle-N 芯片。该芯片也是业界首款汽车 A…
据了解，分解式GPU架构将GPU的单芯片设计，改为多个小型专用小芯片，然后使用相关技术互连。 而Intel这份GPU架构里面的逻辑小芯片，显然每个各自独立，且都有配套显存模块，可以看作是真正意义上的芯粒GP…
2024-10-2117:26:39作者：姚立伟10月21日，imec（比利时微电子研究中心）在比利时当地时间本月10日公告了其牵头组建的汽车芯粒/小芯片计划（AutomotiveChipletProgram…
10月21日消息，据imec微电子研究中心比利时当地时间本月10日公告，包括Arm、宝马集团、博世在内的多家重要企业承诺首批加入imec牵头组件的汽车芯粒/小芯片计划（AutomotiveChiple…
该文章重点介绍了 Arm、三星Foundry（IT之家注：晶圆代工）、ADTechnology（设计服务企业）、Rebellions（无厂设计企业）四方合作推出的 AICPU Chiplet 小芯片 /…
该文章重点介绍了 Arm、三星Foundry（注：晶圆代工）、ADTechnology（设计服务企业）、Rebellions（无厂设计企业）四方合作推出的 AICPU Chiplet 小芯片 /…
这项技术不仅实现了 64Gbps / bump的行业最高性能，还在多芯粒架构中提供了卓越的带宽和低功耗解决方案，标志着半导体互连领域的一次重大突破。 Eliyan 的芯片互连 PHY 兼容通用芯片模块互连…
2023 年 8 月，中国通信学会针对《芯粒互联接口标准》团体标准征求意见。 注：Chiplet 架构是指通过将大芯片拆分为小芯粒进行生产并集成封装，可有效提升大算力芯片制造的综合良率，并且通过芯粒…
演讲还提到，客户对 3D SIP（注：系统级封装）感兴趣，演示文稿中也展示了将 HBM 内存同处理器垂直堆叠的 HBM5 设计可能。对于部分 AI 芯片创企在设计中放弃使用 HBM 内存，李康旭认…
该工具内嵌了专门针对芯粒系统而设计的自适应网格剖分引擎与高性能多物理场耦合求解器，建立了与芯片数字后端设计的接口，自动导入芯粒及其封装设计，构建高保真的多芯粒集成三维模型，实现对芯粒系统热传导、热失配以及翘曲…
东方晶源PanSys可用于：（1）芯粒系统多物理场耦合仿真；（2）热-力感知的芯粒系统布局设计；（3）芯粒系统先进封装工艺调优。 未来，东方晶源将以PanSys产品为纽带，进一步加强与产业链上下游的合作，向…
北极雄芯的启明935系列芯粒包括以“启明935”高性能通用HUB Chiplet为核心，以及“大熊星座”AI Chiplet和GPU Chiplet等功能型Chiplet的芯粒家族，基于车规级要求设计，灵活…
启明 935 系列芯粒包括以“启明 935”高性能通用 HUB Chiplet 为核心，以及“大熊星座”AI Chiplet 和 GPUChiplet 等功能型 Chiplet 的芯粒家族，基于车规级要求…
该 3nm芯粒虽然也可以单独用于连接符合 UCIe 1.1 标准的芯粒，但该 IP 的主要用途是集成到其他芯粒中，让AlphawaveSemi（为其客户）或获得 IP 授权的公司实现 die-to-die…
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