具备更高的性能、增强的热特性。

作者 | ZeR0

编辑 | 漠影

芯东西6月17日报道，今日，在夏威夷举行的2026年VLSI（超大规模集成电路）国际研讨会上，英特尔代工公布了其制程路线图和未来技术创新方面的最新进展：Intel 18A系列的首个性能增强版本——Intel 18A-P，现已进入风险试产阶段。

英特尔在标准Arm核心子模块做了测试。与Intel 18A相比，Intel 18A-P在相同功耗下性能可提升9%，或在相同性能下功耗可降低18%，同时具备增强的热特性，在芯片设计上也更灵活。

Intel 18A与Intel 18A-P均为2nm级制程，与台积电N2、三星SF2制程工艺竞争。A是“埃米”，18A即1.8nm，P是指性能增强。

下一代至强服务器处理器（代号“Diamond Rapids”）将采用Intel 18A-P制程，预计2027年上市。Diamond Rapids拥有192核，采用4个计算单元，每个单元均基于Intel 18A-P，每个计算单元包含一个由48个性能核心组成的CPU复合体以及L3缓存。

与Intel 18A相同，Intel 18A-P提供两种单元高度（180nm和160nm），接触栅极间距（Contacted Poly Pitch）为50nm。英特尔代工副总裁Chris Auth在与媒体交流时透露，其160nm方案在与竞品的高性能计算产品对标时，极具竞争优势。

Intel 18A是基础工艺，Intel 18A-P则是其扩展集，不仅提升了性能，还引入更多功能特性，为芯片设计人员提供了从极低功耗到极高性能的完整器件选型。

Intel 18A-P与Intel 18A的设计规则完全兼容，可便捷复用现有IP和设计流程。芯片设计人员无需更改就能将基于Intel 18A构建的芯片设计移植到Intel 18A-P。

在先进制程方面，客户信任来自三大支柱：技术、产能、生态。Intel 18A正全面量产爬坡，缺陷密度走势符合预期发展，良率稳步提升。英特尔正在赢得这种信任。

01.

Intel 18A-P：

能效增强，改善热阻，新增晶体管

得益于晶体管、互连和设计技术的协同优化，Intel 18A-P在性能、功耗和设计方面均具优势。

在VLSI研讨会上，英特尔代工的工程师详细介绍了以下技术进展：

1、新增低功耗与高性能晶体管选项。针对低功耗应用，180nm单元高度上新增了W1（宽度为1的器件，超窄扩散区，能在切换晶体管时获得极低功耗），160nm单元高度上增加了W1.5；针对高性能应用，引入了新型双接触晶体管W3P。

下图是芯片设计人员所看到的俯视图布局，上半部分对应180nm单元库，下半部分是160nm单元库，橙色是栅极，两侧是源/漏极，中间紫色/绿色是沟道，180nm上可以用三倍或两倍高度宽度，160nm上可以有三倍、两倍或一倍宽度。

2、新增Power Boost能效增强技术，这是Intel 18A-P的全新双接触、低电阻晶体管方案，可在不增加电容的情况下提升驱动电流，并实现更高的运行频率。

下图左侧是环形振荡器频率与电容的关系，电容能直接反映晶体管大小。W1可优化能耗设计。在标准W2和W3晶体管上，Intel 18A-P所获得的性能主要来自迁移率改善，会有一定频率提升。频率提升更大的来自W3P，在电容不变时性能提升。

图右是RibbonFET晶体管，有4个沟道，所有沟道都汇入源极区域。如果没有背面触点，所有电流必须汇聚并通过正面触点流入。Intel 18A-P在背面加了一个直接触点，利用背面互连给电流多了一条路。正面触点与背面触点之间的连接通过PowerVia实现。

3、针对散热挑战，一是减薄了热载体晶圆并换用新材料，二是引入了热感知EDA工具，在有热的地方会增加更多互连和通孔来快速将热量导向衬底，通过这些材料和设计创新，将热阻降低了20%-40%。

4、利用几何和材料优化，过孔电阻（指芯片各层之间的垂直连接）降低了10%-30%。

5、通过应变工程提升PMOS的迁移率，使电流更高效地通过晶体管。

6、在ULVT（超低阈值电压）和LVT（低阈值电压）之间新增第五组Vt（逻辑阈值电压）选项，为芯片设计人员提供平衡速度与功耗的额外选择。

阈值电压越低，晶体管激活所需的功率就越小，漏电也越大，因此ULVT 晶体管性能最高但漏电最大，HVT晶体管性能最低但漏电最小。新增的超低阈值电压低漏电选项介于ULVT和LVT之间，性能优于LVT，漏电低于ULVT，为芯片设计提供了更大的灵活性。

7、偏差角收紧33%，将工艺波动控制力提升到行业主流水准。偏差角，即客户会看到的晶体管速度分布范围。设计人员需要确保他们的电路在此范围的高端和低端都能正常工作，得在芯片设计中加入大量保护带。Intel 18A-P把Vt波动收窄。设计师就可以把省下来的保护带，转化成更高的性能或者更低的功耗。

02.

GAA晶体管与背面供电技术：

布线面积减少11%，频率提升6%

借助Intel 18A制程节点，英特尔代工已将全环绕栅极（GAA）晶体管和背面供电（BSPD）技术推向市场。

面向未来的逻辑芯片设计，英特尔的工程团队在会上探讨了这些技术如何在性能、能效和微缩方面奠定基础。

GAA方面，与许多正在推出GAA晶体管的公司采用的3条纳米带不同，英特尔全新RibbonFET架构采用4条纳米带（ribbon），以提供更大的驱动电流。

背面供电方面，当互连线不断缩小、芯片尺寸缩短时，电源线与信号线之间会产生一种“争夺”，电源线负责将电力送到晶体管，它又大又粗，电阻才又很小，而信号线负责晶体管之间的通信，需要远离任何相互干扰，两者之间存在“粗线与细线”的竞争。

而英特尔的做法是，把电源线移到背面，正面只留信号线，背面专门走电源，这样电力就能直达晶体管，同时腾出了电源线的空间，减少了位于正面的信号线之间的干扰。

英特尔代工副总裁兼英特尔院士Eric Karl展示了英特尔如何量化背面供电和GAA晶体管的优势。

这些技术与同类正面互连技术相比，可减少11%的布线面积，并将动态压降幅度缩小至1/10，从而实现高达6%的频率提升，或超过15%的动态功耗降低。

英特尔代工硅片与平台工程团队的Manju Shamanna分享了基于GAA晶体管和背面供电技术制造的CPU核心的硅片测试结果。

其研究表明，这两项技术在较低电压下（约0.5V）可实现约30%的频率提升，同时减少了IR（内阻）压降，运行也更高效。

03.

面向未来的技术创新：

CFET、GaN+硅集成、减成法钌互连

英特尔代工还在VLSI研讨会上介绍了在多个对未来芯片微缩至关重要的领域的长期研究进展，分别对应晶体管架构、电源管理和互连材料三个方向。

（1）互补场效应晶体管（CFET）：英特尔展示了单片式CFET反相器，其NMOS与PMOS器件垂直堆叠，栅极间距为45nm。通过垂直器件架构，英特尔为在GAA晶体管之后继续推进逻辑微缩开辟了新路径。

（2）面向电源管理的氮化镓+硅集成：英特尔展示了300mm晶圆上的单片集成技术，将氮化镓功率器件与硅基逻辑（包括一个约1000个逻辑门的数字控制模块）集成在一起，使得高效、大规模的数字控制能够与高性能功率器件在同一工艺下协同工作，并降低系统复杂性。

（3）减成法钌互连（Subtractive ruthenium interconnect）：英特尔展示了采用空气间隙集成的减成法钌互连技术，与铜互连相比，电容降低多达约35%，且频率提升显著，为随着互连尺寸持续缩小而改善电阻电容指标提供了一条可行路径。

04.

结语：2nm制程竞赛升温

进入2nm级竞争，头部芯片制造商们不仅在打今天的仗，还在布未来的局。

如今AI的发展正在被芯片制造束缚。从AI训练到推理侧的算力成本，最终会传导到最底层。任何在芯片制造工艺上抠出来的能效，都是真金白银。

通过将Intel 18A-P推到风险试产阶段，英特尔将高性能计算和AI基础设施的地基往下再夯一层。

“我们在VLSI研讨会上展示的最新进展和所作的报告，向英特尔代工的客户和合作伙伴传递了一个明确信号：我们长期坚定致力于前沿制程创新。”英特尔代工执行副总裁兼总经理Naga Chandrasekaran说，“这是一段持续推进的旅程，前方仍有更多工作要做。”